مقاله افزایش گذردهی و کاهش گیت مصرفی در پیاده سازیکدگذار و کد بردار LDPC بر بستر سخت افزاری FPGA جهت استفاده در DVB-S2

توضیحات

  مقاله افزایش گذردهی و کاهش گیت مصرفی در پیاده سازیکدگذار و کد بردار LDPC بر بستر سخت افزاری FPGA جهت استفاده در DVB-S2 دارای 13 صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است

فایل ورد مقاله افزایش گذردهی و کاهش گیت مصرفی در پیاده سازیکدگذار و کد بردار LDPC بر بستر سخت افزاری FPGA جهت استفاده در DVB-S2  کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه  و مراکز دولتی می باشد.

توجه : در صورت  مشاهده  بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی مقاله افزایش گذردهی و کاهش گیت مصرفی در پیاده سازیکدگذار و کد بردار LDPC بر بستر سخت افزاری FPGA جهت استفاده در DVB-S2،به هیچ وجه بهم ریختگی وجود ندارد

بخشی از متن مقاله افزایش گذردهی و کاهش گیت مصرفی در پیاده سازیکدگذار و کد بردار LDPC بر بستر سخت افزاری FPGA جهت استفاده در DVB-S2 :

تعداد صفحات:13

چکیده:

روش کدگذاری irregular Repeat Accumulate(IRA) و الگوریتمکدبرداری min-sum در چند سال اخیر به عنوان بهترین الگوریتم در پیاده سازی کدگذار و کد بردار LDPC معرفی شد هاند و این الگوریتم به شکلها و روشهای مختلف برای سیستم DVB-S2 پیاده سازی شده است. در این مقاله ابتدا روش جدیدی برای کدگذاری ارائه می شود که علاوه بر سادگی بیشتر نسبت به الگوریتم (IRA) از تعدادی گیت مصرفی کمتر و گذردهیبالاتری برخوردار است، الگوریتم جدید در Spartan 3 DSP1800A پیاده سازی شده و برای نرخ 1/3 در فرکانس 265MHZ به گذردهی حدود 113Gbps رسید.سپسبا ایجاد تغییر در الگوریتمکدبرداری min-sum ، بهکاهش 20 درصدیگیت مصرفی کدبردار رسیدیم. پیاده سازی کد بردار بر روی Xili مقاله افزایش گذردهی و کاهش گیت مصرفی در پیاده سازیکدگذار و کد بردار LDPC بر بستر سخت افزاری FPGA جهت استفاده در DVB-S2 Virtex5-XC5LX110 در فرکانس کاری 144MHZ و نرخ کد 9/10 با استفاده از روش جدید خط -لوله موجی منجر به افزایش گذردهیتا حدود 1Gbps شد.

برای دریافت اینجا کلیک کنید